一種實用的中頻數字接收機設計

文章出處：http://m.dipdnbxp.cn 作者：曉 鶴 殷   人氣： 發(fā)表時間：2011年10月28日

近年來，移動通信的發(fā)展十分迅速。應對更高速率業(yè)務的要求，我國對于后三代移動通信系統(B3G)的研究也逐漸興起，但是目前多局限于對仿真數據進行理論研究和模擬階段，有必要建立一個硬件實驗平臺，以便尋找研究成果的應用方法。此硬件平臺應具有適合于軟件無線電的體系，在硬件結構上與無線通信的通用功能模塊相一致：不僅可以接收現存通信標準規(guī)定的信號，還可以處理由用戶自定義的信號，為未來研究提供可靠的實測數據。該平臺還應具有高度的靈活性、開放性以支持多種通信體制和不同的QoS(Quality of Service)要求。

從軟件無線電的觀點來看，受寬帶天線、高速A／D轉換器及數字信號處理器等發(fā)展水平的限制，實現一個理想的軟件無線電平臺[1]的條件目前還不具備。因此，本文根據系統提出的中頻頻率為70MHz、信號帶寬為10MHz的設計要求，在分析比較了幾個方案優(yōu)缺點的基礎上，著重研究了在現有器件情況下最大限度地實現中頻數字化這一關鍵問題，最終設計了一種可用于所述實驗平臺的中頻數字化接收機。在使用該方案的實際系統上，可以對新一代蜂窩移動通信系統中的關鍵技術進行研究和實驗評估。

1 初步設計方案

站在系統靈活性的角度，本文暫不考慮使用模擬解調器的中頻接收方案，而采用數字化的處理，先提出兩種方案。

1．1 單路帶通采樣方案，

根據系統的中頻頻率和帶寬兩項參數指標，若進行低通采樣，由Nyquist定理知，采樣速率至少要150Msps才能保證頻譜不會發(fā)生混迭。但以目前芯片的制作水平來看，采樣速率大于150Msps且分辨率在10bit以上的ADC成本會很高；此外，后級接口電路必須使用超高速邏輯電路，基帶數字信號處理的壓力很大，還增加了整個電路板的布線、制版工藝難度，從而帶來許多問題。觀察系統的中頻接收信號：最高截止頻率為75MHz，但信號帶寬只有10MHz；若低通采樣此信號，則默認信號分布在0～75MHz整個頻帶范圍內，對此頻帶不再加以利用，因而頻譜利用率較低?？梢赃\用帶通采樣機制，按遠低于2倍信號最高截止頻率的采樣速率進行欠采樣，將中頻信號頻譜無混迭地搬移至基帶[1]。此方案的示意圖如圖1所示。

例如，當發(fā)送端的基帶信號是實信號時，選擇接收機的采樣速率fs=35Msps，頻譜周期性復制到：f1±kfs(k為整數)，采樣前后信號頻譜的變化如圖2、圖3所示。

從圖中可以看到，帶通采樣利用ADC作為近似理想的混頻器對信號進行變頻。采樣后相當于信號的中心頻率從70MHz搬移到基帶，實現了中頻到基帶的頻率變換，頻譜利用率也比較高?？梢姡瑤ú蓸邮潜容^合適的高速中頻采樣方案。此方案的優(yōu)點是不再要求ADC有很高的采樣速率，而只要采樣速率選取得合適，后端可以直接得到基帶數據進行相應的處理，大大簡化了系統。此方案的缺點是當發(fā)送的基帶信號為復數形式時，正負頻譜關于虛軸不對稱，若仍用35Msps的采樣速率，頻譜會發(fā)生混迭。因此要在采樣前將信號先分別通過兩個模擬邊帶濾波器得到兩路有用的邊帶信息，再分別進行帶通采樣，要求此模擬濾波器的截止特性必須十分陡峭，否則會損失通帶內的低頻分量。但模擬濾波器有兩個缺點：首先，過渡帶寬窄的濾波器由于相位對頻率的非線性會導致信號失真；其次，過渡帶窄意味著高階濾波器需要大量高質量的儲能元件，代價很高。由此，該模擬邊帶濾波器不僅昂貴，還會使有用信號產生失真。

1．2 兩路正交化采樣方案

筆者又提出了適用于發(fā)送端是復基帶信號的兩路正交化采樣方案：借鑒正交采樣的基本思想，使用兩路ADCs以起始采樣時間相距1/4個中頻信號周期、同樣的采樣速率對中頻信號進行帶通采樣。由于相位是以2π為周期的，所以這種方法得到的兩路采樣信號相位相差π/2，可以把它們分別看作一個復數信號的I、Q兩路，對于每一路數據都按照前一種方案的思路將頻譜搬移到基帶。此方案示意圖如圖4所示，其中NCO(Numberically Controlled Oscillator)表示數控振蕩器。

這種方案用兩路正交信號恢復基帶復信號，若仍用原來1/2的采樣速率就能獲得比第一種方案好的信噪比，而且方案二所適用的范圍更廣。此方案最大的缺點是需要兩片ADCs，系統的復雜度成倍增長，且兩路ADCs采樣的起始時刻要滿足相隔約3．57x10-9秒，采樣過程中它們之間的相位差要保持不變，這對采樣時鐘的相位和兩路ADCs的參數一致性要求很高，一般的系統難以實現。

綜合上述方案，根據對其優(yōu)缺點的分析，在具體設計中權衡利弊，對系統復雜度和系統性能折衷考慮，形成了下面的數字化接收方案。

2 數字化接收方案

2．1 系統結構

基于以上分析，筆者設計了一種基于軟件無線電的全數字化接收機。系統的實現框架如圖5所示。

此設計在前兩種方案的基礎上，結合各自優(yōu)勢，盡可能抑制了它們的缺點：一方面由于應用了帶通采樣機制，此方案具有第一種方案效率高、所用器件少的優(yōu)點，同時又比第一種方案的適用范圍廣，它可恢復復數形式的基帶信號，而單路帶通采樣方案實現的實信號情況僅為其中的一個特例而已。另一方面，采用數字下變頻器，解決了第二種方案使用兩路ADCs所遇到的由于ADCs電路參數不一致及雙通道幅度、相位失配，使系統性能急劇下降的問題。因此本方案具有一定的工程應用價值，這一點在后面會進一步說明。

系統工作過程為：將接收的中頻信號經過中心頻率為70MHz的聲表面波SAW(Surface Acoustic Wave)帶通濾波器：BPF(Bandpass filter)后得到信號r(t)，輸入到ADC進行帶通采樣，采樣速率為fs，產生的數字信號r[n]送入數字下變頻器DDC(Digital Down Converter)處理，輸出I、Q兩路基帶數據到后端的DSP、FPGA等數字信號r[n]處理器件中，調用不同的軟件模塊對具體信號進行相應處理。這種軟件化機制使整個系統功能具有可擴展的空間，靈活性大大提高。

根據本系統相關的設計指標，帶通濾波器采用VANLONG公司的BP60190。其中心頻率為70MHz，3dB帶寬為10．2MHz， 中心頻率上的插入損耗典型值為24．7dB。ADC采用AD公司的AD9214，這是一款10bit的ADC芯片，最高采樣速率為105Msps。DDC采用AD公司的新一代數字下變頻器AD6624A，它代表了目前多通道DDC的最高技術水平，一個突出的優(yōu)點在于：最高輸入數據速率可以達到100Msps。采用此芯片，系統所要接收的寬帶信號就能實現用較高的速率進行采樣，最大限度地減少采樣速率降低所造成的信噪比惡化。

AD6624A在本系統中完成的主要功能有下變頻、低通濾波和降低采樣速率。其工作流程如圖5所示。由一片ADC采樣得到的實信號r[n]首先通過頻率變換器完成下變頻，得到I、Q．兩路信號r1I[n]、r1Q[n],這樣就避免了方案二的不足：因為方案二中的正交信號是用兩路ADCs采樣得到的，難以克服由于器件參數不一致使信號幅度、相位失配等問題。下一級是一個可編程的重采樣梳狀濾波器rCIC2(second orderResampling Cascaded Integrator

Comb FIR filters)。CIC濾波器是一種簡單的整系數濾波器，一般綜合信號失真程度和運算量的考慮，工程上常應用此類濾波器完成抽取或內插濾波。然后信號通過一個五級級聯的梳狀濾波器組CIC5(frithorder Cascaded Integrator CombFIR filters)。在該濾波器組中進行抗混迭濾波得到基帶信號rI[n]、rQ[n]，并進行數據的抽取，抽取率可以取2～32之間的任意整數。接下來是AD6624A中的最后一個信號處理單元——可編程RAM系數濾波器RCF(RAM Coeffi-cient FIR filter)，在此單元中進一步變換采樣速率并對信號波形進行整形。最后經過輸出控制邏輯單元，輸出符合系統要求的低速率基帶信號。

2．2 主要工作參數的確定

設數字下變頻器(DDC)內部NCO的工作頻率為fL，考慮一般的情況，待發(fā)送的基帶信號為復數形式，表示成：

s(t)=I(t)+jQ(t)    (1)

則在發(fā)送端經上變頻得到的中頻復信號為s1(t)=s(t)ejωIt，取其實部調制到射頻發(fā)送出去。理想情況下，接收機收到的中頻信號r(t)=Re{s1(t)}。其中，Re{·)表示取復數的實部。

采樣后的信號r[n]，通過頻率變換器后變?yōu)镮、Q兩路信號r1I[n]、r1Q[n]，這里僅給出I路信號的表示式，Q路信號的分析方法類似。

    首先要確定數字下變頻器中NCO的本振頻率。通常情況下，下變頻的本振頻率fL取與中頻頻率fI相等的數值，那么式(2)中的第二項就是基帶數據。但對于本系統，70MHz的中頻頻率不在AD6624A所能實現的頻率范圍內。觀察式(2)，若fL=fS-fI=23.3MHz(在芯片的正常工作范圍內)，則式中的第二項為高頻分量，可通過低通濾波器濾除，于是得到第二項為高頻分量，可通過低通濾波器濾除，于是得到基帶信號r1[n]=1/2I(n/fs).這時，只要送入D/A轉換器就恢復出了I（t），同理也能得到Q（t）。所以這個本振頻率的選擇是可以實現的。

然后確定系統的最佳采樣速率。ADC的采樣速率即DDG輸入數據的速率是全系統一個重要的參數。它受到器件技術水平的制約，又決定了DDC內部濾波器、抽取率以及輸出數據速率的設計與選擇，從而影響著整個系統的性能。

帶通采樣定理要求采樣速率滿足下式即可實現無混迭采樣[2]：

式（3）中[.]表示取值不大于括號內的整數。其中fs為采樣速率，fh、fl分別是信號的上下限頻率，fh-fl≤fl。

本系統中fh=75MHz,fl=65MHz，由式（3）可得：

在式（4）給出的采樣速率集合中，n=1時，75Msps≤fs≤130Msps;n=2時，50Msps≤fs≤65Msps。選取一個最佳采樣速率，使采樣后頻譜間距最大，從而降低對抗混迭濾波器帶外抑制的要求。

另一方面，對于ADC，若只考慮量化噪聲，衡量ADC信噪比的表示式為：

其中，m為ADC分辨率。可見，保持人不變時，增大采樣速率和A／D分辨率均可提高數字信號的信噪比。但是信號本身具有一定的信噪比，A／D采樣的量化單位比噪聲電子更低是沒有意義的，因此提高A／D的分辨率是有一定限制的。而fs增加一倍，就會帶來3dB的SNR增益，相當于增加了0.5bit的分辨率。設計時需要利用這一點，采用一個最佳的采樣速率使信噪比性能較好。

綜合上述各因素，取n=1的情況，最佳采樣速率定為93．333Msps，則lObit ADC的信噪比約為59dB，帶通采樣后信號的頻譜間距為36．666MHz，NCO工作頻率為23．333MHz，抗混迭低通濾波器LPF(Lowpass Fiker)的過渡帶寬度最大可以達到36．666MHz，是信號單邊帶寬的7倍左右，大大降低了濾波器的設計要求。例如當要求阻帶衰減等于0．001時，該濾波器的階數僅為13階[1]，實現并不困難。因此可以將這種方案推廣到信號具有更寬頻譜的情況。

此外不難證明，由于所采用的采樣速率滿足等式fs/2=2fL，使信號下變頻后所要濾除的高頻分量頻率譜關于是對稱的，從而能充分利用低通濾波器的阻帶。下面以s(t)為帶寬是10MHz的多音復信號為例，說明這一問題。

圖6是發(fā)送的基帶復信號s(t)的頻譜。圖7給出了中頻接收機下變頻后得到的信號r1I[n]+ir1[n]的頻譜?？梢钥吹?，當fs取值恰當時，低通濾波器以fs/2為中心，左右對稱地各取5MHz帶寬設計成阻帶，就可以充分利用阻帶濾除高頻分量。否則，高頻分量的中心會在40MHz，相對于fs/2偏離了5MHz，例如用90MHz進行采樣，設計實系數FIR低通濾波器時，阻帶就要從35MHz～55MHz，不但過渡帶變窄了，而且僅使用了阻帶寬度的一半，浪費了頻譜資源。

本文限于篇幅，上述三種設計的仿真性能在這里不再述及。有關的仿真結果與分析及系統優(yōu)化將在另外的文章中加以闡述。

依據要建立一個面向后三代移動通信系統研究的硬件實驗平臺這一設計目標，本文提出了一種工程上實用的中頻數字化接收機設計方案。在分析了該系統信號特點的基礎上，先提出了兩種基于帶通采樣定理的中頻接收方案，并分別指出了它們各自的利弊；繼而從軟件無線電技術對芯片的要求出發(fā)，綜合前兩種方案的優(yōu)勢，最終設計了進行帶通采樣并使用數字下變頻器的中頻接收機，同時確定了實際選用器件的各關鍵參數。與文中另兩種設計相比較，此方案具有適用范圍更廣，實現難度更低的優(yōu)點。